연구진은 자연어 기반의 하드웨어 회로 자동 생성 기법 'Natural Synthesis'를 발표했어요. 이 기법은 대규모 추론 모델과 모델 체커를 결합하여 Verilog 구현을 반복적으로 수정하는 방식이에요.
기존 반응형 합성 도구보다 더 많은 벤치마크 문제를 해결하고, 파라미터화된 시스템 구축까지 가능해졌어요. 파라미터화된 시스템 구축은 기존에 해결 불가능한 문제로 여겨졌어요.
자연어 기반 사양 작성 단계를 도입하여, 복잡한 시간 논리 사양을 자연어로 표현할 수 있도록 지원하며, 기존의 형식 사양 기반 방식과 유사한 성능을 보여줘요.