연구진은 학습된 특징 게이팅이 AMC 성능을 향상시킬 수 있지만 FPGA 구현 시 추가적인 연산과 지연을 발생시킨다는 것을 확인했습니다. 24개의 희소 DFT-에너지 특징과 8개의 위상/통계 특징을 사용한 고정밀도 분류기에서 게이팅 모델은 정확도가 0.784~0.616% 감소했습니다. FPGA 하드웨어 구현 시 게이트는 평균 1,318개의 ALM, 1,557개의 레지스터, 4개의 DSP 블록, 3,140개의 처리 사이클을 추가했습니다.
게이팅 모델은 PTQ(Post-Training Quantization)와 QAT(Quantization-Aware Training) 모두에서 정확도가 낮았으며, QAT의 효과는 학습 시드에 따라 달라지는 것으로 나타났습니다. 352,000개의 물리 보드 분류 결과, 게이팅 모델은 정확도 향상 없이 FPGA 비용만 증가시키는 것으로 분석되었습니다.
연구 결과는 특정 특징 표현과 구현 방식에서 학습된 게이팅이 FPGA 비용을 증가시키면서도 분류 정확도를 향상시키지 못한다는 것을 시사합니다.